Tugas Pendahuluan 1
Percobaan 1 kondisi 23
- J-K Flip-Flop
Rangkaian J-K flip-flop merupakan flip-flop pengembangan dari R-S flip-flop. Tabel kebenaran J-K flip-flop akan sesuai ketika input R-S nya dinonaktifkan. Pada gambar rangkaian di atas input R-S nya aktif low, sedangkan input R dan S yang kita inputkan pada rangkaian adalah 1. Oleh karena itu, output flip-flop pada rangkaian tersebut sesuai dengan tabel kebenaran J-K flip-flop. Output J-K flip-flop akan berubah ketika input clock mengalami kondisi fall time, yaitu kondisi input berubah dari keadaan high(1) menjadi low(0). Pada rangkaian di atas, input J adalah 0 dan K juga 0. Sehingga output flip-flop tidak akan berubah, sesuai dengan tabel kebenarannya. Rangkaian J-K flip flop ini memiliki keadaan toogle(berlawanan dengan sebelumnya) yaitu ketika input J dan K nya sama-sama 1.
- D Flip-Flop
Rangkaian D Flip-Flop sama dengan rangkaian R-S flip flop, bedanya pada inputan R terlebih dahulu diberi gerbang NOT. Sama dengan rangkaian J-K flip-flop, rangkaian D flip-flop dinonaktifkan. Sehingga output rangkaian sesuai dengan tabel kebanaran D flip-flop. Output D flip-flop akan berubah ketika input clock mengalami kondisi rise time, yaitu kondisi input berubah dari keadaan low(0) menjadi high(1). Pada rangkaian di atas, input clock(B6) dan D(B5) adalah 0. Sehingga outputnya menjadi 0(Q) dan 1(Q').
Komentar
Posting Komentar