Laporan Akhir 1
- Saat pratikum:
- Pada Proteus:
Gambar 2.4. IC 747
.png) |
| Gambar 3.1 Rangkaian Simulasi pada Modul De Lorenzo |
- J-K Flip-Flop
Rangkaian J-K flip-flop merupakan flip-flop pengembangan dari R-S flip-flop. Tabel kebenaran J-K flip-flop akan sesuai ketika input R-S nya dinonaktifkan. Jika pin R dan S salah satunya atau keduanya aktif, maka output rangkaian akan memprioritaskan output sesuai dengan tabel kebenaran R-S flip-flop. Pada gambar rangkaian di atas input R-S nya aktif low, sehingga untuk menonaktifkan input R dan S yang harus kita inputkan pada rangkaian adalah 1. Sehingga, output flip-flop pada rangkaian tersebut sesuai dengan tabel kebenaran J-K flip-flop. Output J-K flip-flop akan berubah ketika input clock mengalami kondisi fall time, yaitu kondisi input berubah dari keadaan high(1) menjadi low(0). Pada J-K flip-flop terdapat kondisi toggle, yaitu kondisi dimana ouput dari rangkaian akan berlawanan dengan output sebelumnya. Kondisi ini diperoleh ketika pin J dan K sama-sama berlogika 1.
- D Flip-Flop
Rangkaian D Flip-Flop sama dengan rangkaian R-S flip flop, bedanya pada inputan R terlebih dahulu diberi gerbang NOT. Sama dengan rangkaian J-K flip-flop, rangkaian D flip-flop input R-S harus dinonaktifkan. Sehingga output rangkaian sesuai dengan tabel kebanaran D flip-flop. Output D flip-flop akan berubah ketika input clock mengalami kondisi rise time, yaitu kondisi input berubah dari keadaan low(0) menjadi high(1). Pada rangkaian D flip-flop tidak terdapat kondisi toogle.
Komentar
Posting Komentar